基于ARM和FPGA數控信號發生器的設計
摘要：本設計以ARM為核心，控制FPGA實現直接數字頻率合成功能。FPGA內部的地址累加器作為相位數據，以查表方式得到幅度數據，通過高速D／A轉換器和高速運放得到所需輸出信號波形。輸出信號的幅度調節則由模擬開關控制電阻網路實現。系統采用串行鍵盤進行參數設置，由LCD實時顯示輸出波形及設置信息。FPGA基準時鐘采用51．2MHz有源晶振，通過FPGA內部鎖相環，為系統提供140．8MHz的高頻時鐘信號。
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