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摘要：時間數(shù)字轉(zhuǎn)換器TDC,作為一種高分辨率的時間間隔測量設(shè)備,廣泛應(yīng)用于現(xiàn)代電子系統(tǒng)。基于可編程邏輯門陣列FPGA實(shí)現(xiàn)時間數(shù)字轉(zhuǎn)換器,具有靈活穩(wěn)定、高速度、低成本的特點(diǎn),成為了目前研制時間間隔測量計(jì)數(shù)器的熱門方案。采用該方法實(shí)現(xiàn)時間數(shù)字轉(zhuǎn)換器,其設(shè)計(jì)分辨率是由內(nèi)部的加法進(jìn)位鏈決定的。如何對FPGA中實(shí)現(xiàn)的加法進(jìn)位鏈的布局布線進(jìn)行優(yōu)化,就成為決定時間數(shù)字轉(zhuǎn)換器設(shè)計(jì)分辨率的關(guān)鍵問題。文章采用阿爾特拉(Altera)公司的FPGA器件實(shí)現(xiàn)時間數(shù)字轉(zhuǎn)換器,使用Quartus II軟件進(jìn)行布局布線設(shè)計(jì),并針對上述問題在開發(fā)過程中提出解決方法。同時根據(jù)Quartus II開發(fā)軟件的不同版本,分別提出相應(yīng)軟件的布局布線優(yōu)化方法。測試表明,通過對進(jìn)位鏈的布局布線進(jìn)行優(yōu)化可以實(shí)現(xiàn)100.3 ps測量分辨率的時間數(shù)字轉(zhuǎn)換器。

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