基于FPGA實現TDC的布局布線優化方法研究
摘要：時間數字轉換器TDC,作為一種高分辨率的時間間隔測量設備,廣泛應用于現代電子系統。基于可編程邏輯門陣列FPGA實現時間數字轉換器,具有靈活穩定、高速度、低成本的特點,成為了目前研制時間間隔測量計數器的熱門方案。采用該方法實現時間數字轉換器,其設計分辨率是由內部的加法進位鏈決定的。如何對FPGA中實現的加法進位鏈的布局布線進行優化,就成為決定時間數字轉換器設計分辨率的關鍵問題。文章采用阿爾特拉(Altera)公司的FPGA器件實現時間數字轉換器,使用Quartus II軟件進行布局布線設計,并針對上述問題在開發過程中提出解決方法。同時根據Quartus II開發軟件的不同版本,分別提出相應軟件的布局布線優化方法。測試表明,通過對進位鏈的布局布線進行優化可以實現100.3 ps測量分辨率的時間數字轉換器。
注: 保護知識產權,如需閱讀全文請聯系時間頻率學報雜志社
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